Percobaan 1 kondisi 6
Buatlah rangkaian seperti gambar percobaan 1 dengan menggunkan RS flip flop dan output seven segment
2. Gambar Rangkaian Simulasi
[Kembali]
Gambar 1. Rangkaian sebelum dijalankan
Gambar 2. Rangkaian saat dijalankan
3. Video Simulasi [Kembali]
4. Prinsip Kerja [Kembali]
Rangkaian diatas merupakan rangkaian Counter asynchronous, yang mana clock flip flop selanjutnya berasal dari output flip flop sebelumnya. Pada rangkaian tersebut terdapat 2 saklar yang masing masing saklar tersebut terhubung ke 4 flip flop yang sama yaitu JK flip flop. Input S dan R dibuat tidak aktif supaya output yang dihasilkan berlawanan ( J = 1, K = 1), walaupun input J dan K tidak dihubungkan ke sumber tegangan, hal yang terjadi adalah kondisi floating pada flip flop tersebut, pada proteus floating diberikan logika 1.
Tiap-tiap output Q pada flip flop terhubung ke decoder 74LS74 dan ke flip flop selanjutnya. Output Q flip flop pertama terhubung ke input A decoder, juga ke input CLK pada flip flop kedua. Output Q flip flop kedua terhubung ke input B decoder juga ke input CLK pada flip flop ketiga. Output Q flip flop ketiga terhubung ke input C decoder dan ke input CLK pada flip flop keempat. Output Q flip flop keempat terhubung ke input D decoder. Decoder terhubung ke seven segment output.
Perubahan output pada flip flop pertama terjadi setiap sekali periode input clock. Perubahan output pada flip flop kedua terjadi setiap dua periode input clock. Perubahan output pada flip flop ketiga terjadi setiap empat periode input clock. Perubahan output pada flip flop ke empat terjadi setiap 8 kali periode input clock.
- Download Rangkaian Simulasi Klik Disini
- Download video simulasi Klik Disini
- Download HTML Klik Disini
- Download datasheet J-K flip flop Klik Disini
- Download datasheet 74LS47 Klik Disini
- Download datasheet switch Klik Disini
- Download datasheet logicprobe Klik Disini
Tidak ada komentar:
Posting Komentar