PERCOBAAN 2 KONDISI 20
Buatlah rangkaian T flip flop seperti pada gambar pada percobaan dengan ketentuan input B0=clock, B1=1, B2=clock
2. Gambar Rangkaian Simulasi
[Kembali]
Gambar 1 Rangkaian sebelum dijalankan
Gambar 2. Rangkaian saat dijalankan
3. Video Simulasi [Kembali]
4. Prinsip Kerja [Kembali]
Rangkaian di atas merupakan rangkaian T flip flop, dimana T flip flop merupakan pengembangan dari J-K flip flop yang input J-K nya itu disamakan inputnya.
Pada rangkaian di atas input S terhubung ke saklar B1 berlogika 1. Input R terhubung ke saklar B0 = clock. Input J dan K sama, yaitu terhubung ke Vcc atau berlogika 1. Untuk input CLK terhubung dengan sinyal clock. Untuk output terhubung ke logicprobe
Input S terhubung ke saklar B1, B1 menyala sehingga arus mengalir dari Vcc ke input S sehingga S berlogika 1, karena input S active low, maka input S tidak aktif. Input R terhubung ke sinyal clock, disaat clocknya berlogika 1 maka input R tidak aktif karena input R active low, kemudian saat clocknya berlogika 0, maka R akan aktif. Disaat input R aktif dan input S tidak aktif, maka akan terjadi output yaitu Q = 0 dan Q'=1, disaat bersamaan pula input CLK akan mengalami fall time yang mana akan mentrigger input S dan R, karena input CLK bersifat active low. Namun disaat S tidak aktif dan R tidak aktif juga atau dengan kata lain sinyal clocknya R berlogika 1, maka langkah selanjutnya yaitu dengan meninjau input JK. Input J-K terhubung langsung dengan Vcc, maka input J-K berlogika 1. Menurut tabel kebenaran J-K flip flop, apabila J-K sama sama aktif maka output nya adalah berlawanan dari output sebelumnya, namun kondisi saat ini adalah input CLK sedang berlogika 1 dan input CLK itu sendiri active low, maka tidak ada perubahan output menjadi output yang berlawanan dari output sebelumnya, karena CLK sendiri tidak mentrigger perubahan output saat berlogika 1.
5. Link Download [Kembali]
5. Link Download [Kembali]
Tidak ada komentar:
Posting Komentar